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50MHz to 1000MHz High-Linearity, Serial/
Parallel-Controlled Analog/Digital VGA
Pin Configuration/Functional Block Diagram
TOP VIEW
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40
39
38
37
36
35
34
33
32
31
GND 1
VREF_SELECT 2
VDAC_EN 3
DATA 4
CLK 5
CS 6
VDD_LOGIC 7
SER/PAR 8
STATE_A 9
STATE_B 10
VREF
DAC
ANALOG ATTENUATOR
DRIVER AMP
30 GND
29 ATTEN2_IN
28 GND
27 GND
26 GND
25 GND
24 GND
23 ATTEN2_OUT
22 GND
21 VCC_AMP
11
12
13
14
15
16
17
18
19
20
TQFN
EXPOSED PADDLE ON BOTTOM.
CONNECT EP TO GND.
Chip Information
PROCESS: SiGe BiCMOS
______________________________________________________________________________________
25
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